SystemVerilog

SystemVerilog — мова опису і верифікації апаратури, що є розширенням мови Verilog.

SystemVerilog
Парадигма структурна (дизайн); об'єктно-орієнтована (верифікація)
Дата появи 2002
Творці Інститут інженерів з електротехніки та електроніки
Система типізації статична, слабка
Основні реалізації IEEE 1800—2009 (2009-12-18)
Під впливом від Verilog і VHDL
Звичайні розширення файлів .sv

SystemVerilog був створений на базі мов Superlog (Accellera, 2002). Значна частина функціональності, пов'язаної з верифікацією була взята з мови OpenVera (Synopsys). У 2005 SystemVerilog був прийнятий як стандарт IEEE 1800—2005.

У 2009 стандарт 1800—2005 був об'єднаний з стандартом мови Verilog (IEEE 1364—2005), і була прийнята актуальна версія SystemVerilog — стандарт IEEE 1800—2009.

SystemVerilog може застосовуватися для опису RTL як розширення мови Verilog-2005. Для верифікації використовується об'єктно-орієнтована модель програмування.

Посилання

This article is issued from Wikipedia. The text is licensed under Creative Commons - Attribution - Sharealike. Additional terms may apply for the media files.