Verilog

Розробники мови Verilog хотіли створити її за синтаксисом подібною до мови програмування C, яка уже широко використовувалася при розробці програмного забезпеченні. Як і C, Verilog чутливий до регістру і має базовий препроцесор (хоча не такий складний як у ANSI C/C++). Його ключові слова для керування потоком (такі як if/else, for, while, case, та інші) є еквівалентними, а Черговість операцій сумісна із C. До синтаксичних відмінностей відносяться: необхідність вказувати ширину в бітах при декларації змінних, демаркація процедурних блоків (Verilog використовує ключові слова begin/end замість фігурних дужок {}), і багато інших не значних відмінностей. Verilog вимагає, щоб усім змінним визначався розмір. В C ці розміри визначаються 'типом' змінної (наприклад, цілий тип може мати розмір в 8 біт).

Структура програми на Verilog складається із ієрархії модулів. Модулі інкапсулюють ієрархію дизайну, і комунікують з іншими модулями через множину оголошених входів, виходів і двонаправлених портів.

Існує підмножина інструкцій мови Verilog, придатна для синтезу. Модулі, які написані в межах цієї підмножини, називають RTL (англ. register transfer level — рівень регістрових передач). Вони можуть бути фізично реалізовані з використанням САПР синтезу. САПР за певними алгоритмами перетворить абстрактний вихідний Verilog-код на перелік зв'язків (англ. netlist) — логічно еквівалентний опис, що складається з елементарних логічних примітивів (наприклад, елементи AND, OR, NOT та тригери), які доступні у вибраній технології виробництва НВІС або програмування БМК чи ПЛІС. Подальша обробка переліку зв'язків в кінцевому підсумку породжує фотошаблони для літографії або прошивку для FPGA.

Verilog створили Phil Moorby і Prabhu Goel взимку 1983–1984 років у фірмі Automated Integrated Design Systems (з 1985 року Gateway Design Automation) як мову моделювання апаратури. У 1990 році Gateway Design Automation була куплена Cadence Design Systems. Компанія Cadence має права на логічні симулятори Gateway's Verilog і Verilog-XL simulator.

У Verilog існує дві основних групи типів даних: net та variable. Обидві групи відрізняються способами призначення та зберігнная значення. Також ці групи представляють різні структури під час синтезу. Екземпляри об'єктів обох груп під час моделювання Verilog опису можуть приймати 4 значення:

• 0.
• 1.
• x - невідоме значення. Дане значення використовується лише під час моделювання. Під час роботи реальної апаратури завжди буде "0" або "1".
• z - стан високого імпендансу, тобто відсутність сигналу. Прикладом використання даного значення є опис тристабільних буферів.

wire w1; // 1-бітовий сигнал
wire[31:0] bus; // 32-бітова шина

reg [7:0] bus; // декларація 8-бітної шини
reg [31:0] memory[0:1023]; // 1024 словa пам`яті, кожне слово складається з 32 бітів.

Існує декілька способів задання Verilog процесів.

module testbench();
    initial
    	begin	
    		clk = 1'b0;  
    		forever #(period/2) clk = ~clk;
    	end
endmodule

always @ ( A or B ) begin
    C = A & B ;
end

Програма Hello world! на мові Verilog (не синтезується):

module main;
  initial
    begin
      $display("Hello world!");
      $finish;
    end
endmodule

Два простих послідовно з'єднаних тригери:

module toplevel(clock,reset);
  input clock;
  input reset;

  reg flop1;
  reg flop2;

  always @ (posedge reset or posedge clock)
    if (reset)
      begin
        flop1 <= 0;
        flop2 <= 1;
      end
    else
      begin
        flop1 <= flop2;
        flop2 <= flop1;
      end
endmodule

Нижче наведено опис дискретного автомату для керування світлофором. Для реалізації затримок під час роботи світлофору використовується модель затримок. Затримка в кожній вершині темпороального графу реалізується за допомогою петель, умовою для яких є підрахунок числа тактів. Затримка реалізується за допомогою зациклювання у стані. Зациклювання відбувається доки лічильник тактів не досягне значення затримки.

module fsm(input clk, reset, st, onn, output R, Y, G);
	
  	localparam [2:0]
      a1 = 3'b000,
      a2 = 3'b001,
      a3 = 3'b010,
      a4 = 3'b011, 
      a5 = 3'b100;
  
  	reg [2:0] state, nextState;
	reg [2:0] count, count1;
	
	localparam T1 = 3'b010;
	localparam T2 = 3'b101;
	
	
	always@(posedge(clk))
		begin
			
			if(reset) begin
					state = a1;
					count = 3'b000;
				end
			else 
				begin
					state = nextState;
					count = count1;
					
				end
			
		end	
	
	always_comb 
	begin
		case(state)
			
			a1: begin
					if(count < T1 - 1) begin
							nextState = a1;
							count1 = count1 + 1'b1;
						end						
					else if(onn) begin
							nextState = a2;
							count1 = 3'b000;			
						end	
					else 
						begin				
							nextState = a1;
							count1 = 3'b000;		
						end	
				end
			
			a2: begin
					if(count < T1 - 1) begin
							nextState = a2;
							count1 = count1 + 1'b1;
						end						
					else if(!onn || !st) begin
							nextState = a1;
							count1 = 3'b000;			
						end	
					else 
						begin				
							nextState = a3;
							count1 = 3'b000;		
						end	
				end	
			   
			a3: begin
					if(count < T2	 - 1) begin
							nextState = a3;
							count1 = count1 + 1'b1;
						end						
					else if(!onn || !st) begin
							nextState = a1;
							count1 = 3'b000;			
						end	
					else 
						begin				
							nextState = a4;
							count1 = 3'b000;		
						end	
				end		
			
			a4: begin
					if(count < T1 - 1) begin
							nextState = a4;
							count1 = count1 + 1'b1;
						end						
					else if(!onn || !st) begin
							nextState = a1;
							count1 = 3'b000;			
						end	
					else 
						begin				
							nextState = a5;
							count1 = 3'b000;		
						end	
				end		
			
			a5: begin
					if(count < T2 - 1) begin
							nextState = a5;
							count1 = count1 + 1'b1;
						end						
					else if(!onn || !st) begin
							nextState = a1;
							count1 = 3'b000;			
						end	
					else 
						begin				
							nextState = a2;
							count1 = 3'b000;		
						end	
				end		
				
			default:
				nextState = a1;
			
		endcase	
		
	end

Мова програмування Verilog підтримує наступні оператори:

• VHDL
• AHDL
• Icarus Verilog

• 1364-2005 — IEEE Standard for Verilog Hardware Description Language
• Verilog Tutorial (англ.)
• Asic-World (англ.)
• Verilog Tutorial^{[недоступне посилання з червня 2019]} (англ.)
• Verilog Tutorial^{[недоступне посилання з червня 2019]} (англ.)
• Verilog Tutorial (англ.)
• Online Verilog-1995 Quick Reference Guide (англ.)
• Online Verilog-2001 Quick Reference Guide (англ.)
• Поляков А. К. Языки VHDL и Verilog в проектировании цифровой аппаратуры. — М.: СОЛОН-Пресс, 2003. — 320 с.: ил. — (Серия «Системы проектирования»). — ISBN 5-98003-016-6 (рос.)
• VerilogHDL — язык проектирования аппаратуры (рос.)

1. https://www.physi.uni-heidelberg.de/~angelov/VHDL/VHDL_SS09_Teil10.pdf
2. (unspecified title) — ISBN 9783486711509